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xPCB Layout - Version 116.0.506.6156
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Job Directory:        D:\Job\Compulab VX.2\FitNB-TEST1\PCB\

Design Status Report: D:\Job\Compulab VX.2\FitNB-TEST1\PCB\LogFiles\DesignStatus_00.txt

Tue Jan 15 11:50:05 2019

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DESIGN STATUS
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Board Size Extents  ............ 2.98 X 8.465 (in)
Route Border Extents  .......... 2.98 X 8.465 (in)
Actual Board Area  ............. 25.227 (in)
Actual Route Area  ............. 25.227 (in)

Placement Areas: Name            Available         Required          Required/Available
                 Entire Board    50.454 Sq. (in)   2.145 Sq. (in)    4.25 %

Pins  .......................... 688
Pins per Route Area  ........... 27.272 Pins/Sq. (in)

Layers  ........................ 4
    Layer 1 is a signal layer
        Trace Widths  .......... 4, 8, 11.85, 12
    Layer 2 is a signal layer
        Trace Widths  .......... 1.85, 1.89, 2, 2.37, 4.13
    Layer 3 is a signal layer
        Trace Widths  .......... None.
    Layer 4 is a signal layer
        Trace Widths  .......... 4, 8, 11.85, 12

Nets  .......................... 168
Connections  ................... 510
Open Connections  .............. 0
Differential Pairs  ............ 53
Differential Pair Names:   A_PCIE_CLKN   A_PCIE_CLKP
                           A_PCIE_RX0N   A_PCIE_RX0P
                           A_PCIE_RX1N   A_PCIE_RX1P
                           A_PCIE_RX2N   A_PCIE_RX2P
                           A_PCIE_RX3N   A_PCIE_RX3P
                           A_PCIE_TX0N   A_PCIE_TX0P
                           A_PCIE_TX1N   A_PCIE_TX1P
                           A_PCIE_TX2N   A_PCIE_TX2P
                           A_PCIE_TX3N   A_PCIE_TX3P
                           A_USB2_0N   A_USB2_0P
                           A_USB2_1N   A_USB2_1P
                           B_PCIE_CLKN   B_PCIE_CLKP
                           B_PCIE_RX0N   B_PCIE_RX0P
                           B_PCIE_RX1N   B_PCIE_RX1P
                           B_PCIE_RX2N   B_PCIE_RX2P
                           B_PCIE_RX3N   B_PCIE_RX3P
                           B_PCIE_TX0N   B_PCIE_TX0P
                           B_PCIE_TX1N   B_PCIE_TX1P
                           B_PCIE_TX2N   B_PCIE_TX2P
                           B_PCIE_TX3N   B_PCIE_TX3P
                           B_USB2_0N   B_USB2_0P
                           B_USB2_1N   B_USB2_1P
                           C_PCIE_CLKN   C_PCIE_CLKP
                           C_PCIE_RX0N   C_PCIE_RX0P
                           C_PCIE_RX1N   C_PCIE_RX1P
                           C_PCIE_RX2N   C_PCIE_RX2P
                           C_PCIE_RX3N   C_PCIE_RX3P
                           C_PCIE_TX0N   C_PCIE_TX0P
                           C_PCIE_TX1N   C_PCIE_TX1P
                           C_PCIE_TX2N   C_PCIE_TX2P
                           C_PCIE_TX3N   C_PCIE_TX3P
                           C_USB2_0N   C_USB2_0P
                           C_USB2_1N   C_USB2_1P
                           D_PCIE_CLKN   D_PCIE_CLKP
                           D_PCIE_RX0N   D_PCIE_RX0P
                           D_PCIE_RX1N   D_PCIE_RX1P
                           D_PCIE_RX2N   D_PCIE_RX2P
                           D_PCIE_RX3N   D_PCIE_RX3P
                           D_PCIE_TX0N   D_PCIE_TX0P
                           D_PCIE_TX1N   D_PCIE_TX1P
                           D_PCIE_TX2N   D_PCIE_TX2P
                           D_PCIE_TX3N   D_PCIE_TX3P
                           D_USB2_0N   D_USB2_0P
                           D_USB2_1N   D_USB2_1P
                           PCIE_CLKN   PCIE_CLKP
                           PCIE_RX0N   PCIE_RX0P
                           PCIE_RX1N   PCIE_RX1P
                           PCIE_RX2N   PCIE_RX2P
                           PCIE_RX3N   PCIE_RX3P
                           PCIE_TX0N   PCIE_TX0P
                           PCIE_TX1N   PCIE_TX1P
                           PCIE_TX2N   PCIE_TX2P
                           PCIE_TX3N   PCIE_TX3P
                           
Percent Routed  ................ 100.00 %

Netline Length  ................ 0 (in)
Netline Manhattan Length  ...... 0 (in)
Total Trace Length  ............ 661.912 (in)

Trace Widths Used (th)  ........ 1.85, 1.89, 2, 2.37, 4, 4.13, 8, 11.85, 12
Vias  .......................... 731
Via Span  Name                   Quantity
   1-4    VIA8_pad16             731

Teardrops....................... 0
    Pad Teardrops............... 0
    Trace Teardrops............. 0
    Custom Teardrops............ 0
Tracedrops...................... 0

Virtual Pins.................... 0
Guide Pins ..................... 0

Parts Placed  .................. 17
    Parts Mounted on Top  ...... 8
        SMD  ................... 5
        Through  ............... 3
        Test Points  ........... 0
        Mechanical  ............ 0
    Parts Mounted on Bottom  ... 1
        SMD  ................... 1
        Through  ............... 0
        Test Points  ........... 0
        Mechanical  ............ 0
    Embedded Components ........ 0
        Capacitors ............. 0
        Resistors .............. 0
    RF Shapes .................. 0

    Edge Connector Parts  ...... 8

Parts not Placed  .............. 0

Nested Cells  .................. 0

Jumpers  ....................... 0

Through Holes  ................. 741
    Holes per Board Area  ...... 29.373 Holes/Sq. (in)
Mounting Holes  ................ 4

Wirebonds
    Bondpads ................... 0
    Bond Wires ................. 0